Last Mile Semiconductor GmbH: Senior Layout Engineer (m/w/x)

Die Last Mile Semiconductor GmbH, ein Dresdner Deep-Tech-Start-Up, entwickelt die nächste Generation energieeffizienter Wireless Connectivity Lösungen auf Basis des neuen Standards DECT NR+. Als Pionier im Bereich ultra-low power RFICs und SoCs gestalten wir die Zukunft von IoT, Industry 4.0 und Massive Machine-Type Communication (mMTC). Unsere Chips basieren auf modernen CMOS- und FD-SOI-Technologien und werden für skalierbare, robuste und kosteneffiziente Anwendungen weltweit eingesetzt. Zur Verstärkung unseres Teams suchen wir eine erfahrene Persönlichkeit im Bereich IC Layout, die maßgeblich zum Erfolg unserer Tape-outs beiträgt.

Deine Rolle
Als Senior Layout Engineer bist du verantwortlich für das physikalische Design hochintegrierter RF- und Mixed-Signal ICs – von der ersten Floorplan-Idee bis zum erfolgreichen Tape-out. Du arbeitest eng mit unseren RFIC-, Analog-, Digital- und System-Teams zusammen und bringst dein Know-how in komplexe Layout-Herausforderungen ein.

Deine Aufgaben

• Eigenverantwortlicher Entwurf von IC Layouts für RF-, Analog- und Mixed-Signal-Blöcke
• Umsetzung von High-Performance Layout-Techniken (Matching, Symmetrie, Shielding, Parasitics Control)
• Erstellung von Floorplans und Block-Level Layouts für komplexe SoCs
• Durchführung von Layout-Verifikation (DRC, LVS, ERC)
• Aufsetzen und Bedienen erweiterter Layout-Tools (Parasitic Extraction, Electromigration and IR drop)
• Enge Zusammenarbeit mit Design Engineers zur Optimierung von Performance und Yield
• Analyse und Debugging von Layout-bezogenen Problemen während der Verifikations- und Bring-up-Phase
• Unterstützung von Tape-out-Aktivitäten
• Mitarbeit bei der Weiterentwicklung von Layout-Guidelines und Methodiken
• Dokumentation und Know-how-Transfer innerhalb des Teams

Technologien & Standards

• RFIC Design & Layout
• Mixed-Signal IC Design
• CMOS / FD-SOI Technologien (22FDX)
• DECT NR+ Wireless Standard
• EDA Tools: Cadence Virtuoso, Calibre (DRC/LVS/PEX), Assura
• Parasitic Extraction & EM Awareness
• Analog Layout Techniques: Matching, Common-Centroid, Guard Rings
• Low-Power Design & Ultra-Low-Power Architectures
• Tape-out Flow & Foundry Interfaces

Dein Profil

• Abgeschlossenes Studium in Elektrotechnik, Mikroelektronik oder vergleichbar
• Mehrjährige Erfahrung im IC Layout (Analog / RF / Mixed-Signal) – idealerweise im industriellen Umfeld
• Tiefes Verständnis von:
  • Layout-Parasitics und deren Einfluss auf Performance
  • Matching-Strategien und Layout-Optimierung
  • Substrate Noise, Crosstalk, EM Effekten
• Sicherer Umgang mit Cadence Layout Tools und Verifikationsflows
• Erfahrung mit Fortschrittlichen Technologieknoten (CMOS / FD-SOI) von Vorteil
• Strukturierte, präzise und qualitätsorientierte Arbeitsweise
• Teamfähigkeit und Kommunikationsstärke in interdisziplinären Teams
• Gute Englischkenntnisse (Deutsch von Vorteil)

Wir bieten:

• Festanstellung mit hoher Eigenverantwortung und sehr guten Entwicklungsmöglichkeiten
• Arbeit in einem internationalen, freundlichen und motivierten Team, das dich bei allen Fragen gerne unterstützt
• Flache Hierarchien, Offenheit für Veränderungen und Wertschätzung deiner Ideen
• Eine wertschätzende Unternehmenskultur, die von einem hohen Maß an Teamgeist und Vertrauen geprägt ist, regelmäßige Teamevents
• flexible Arbeitszeiten (Gleitzeit) mit 1 regulären Homeoffice-Tag pro Woche, weitere Möglichkeiten zum mobilen Arbeiten nach Absprache
• Attraktive Benefits: bezuschusstes Job- oder Deutschlandticket oder Jobrad (monatliche Pauschale von 55 €) + kostenlose Nutzung des Fitnessstudios im Gebäude
• Helle und komfortable Büros in zentraler Dresdner Lage (Plauen)
• Schnelles und unkompliziertes Bewerbungsverfahren

Wir sind auf der Suche nach Studierenden aus folgenden Fakultäten: Elektrotechnik und Informationstechnik, Maschinenbau

Arbeitszeit: Vollzeit

Stellentyp:

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